TMS320VC5421 datasheet(9/104 Pages) TI1

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Tables

December 1999 − Revised October 2008

SPRS098D

List of Tables

Table

Page

2−1

Pin Assignments for the 144-Pin Low-Profile Quad Flatpack

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2−2

Terminal Assignments for the 144-Pin MicroStar BGA

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2−3

Signal Descriptions

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3−1

XIO/ROMEN Modes

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3−2

Bootloader Operating Modes

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−3

XIO/HPI Modes

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3−4

Software Wait-State Register (SWWSR) Bit Fields

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−5

Software Wait-State Control Register (SWCR) Bit Fields

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−6

BSCR Register Bit Functions for Each DSP Subsystem

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−7

Sample Rate Generator Clock Source Selection

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−8

Receive Channel Enable Registers for Partitions A to H

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−9

Transmit Channel Enable Registers for Partitions A to H

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−10

DMA Synchronization Events

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−11

DMA Channel Interrupt Selection

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−12

DMA Global Reload Register Selection

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−13

Chip Subsystem ID Register Bit Functions

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−14

General-Purpose I/O Control Register Bit Functions

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−15

Clock Mode Register (CLKMD) Bit Functions

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−16

Multiplier Related to PLLNDIV, PLLDIV, and PLLMUL

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−17

VCO Truth Table

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−18

VCO Lockup Time

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−19

Processor Memory-Mapped Registers for Each DSP Subsystem

. . . . . . . . . . . . . . . . . . . . . . . . . .

3−20

Peripheral Memory-Mapped Registers for Each DSP Subsystem

. . . . . . . . . . . . . . . . . . . . . . . . . .

3−21

McBSP Control Registers and Subaddresses

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−22

DMA Subbank Addressed Registers

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−23

5421 Interrupt Locations and Priorities for Each DSP Subsystem

. . . . . . . . . . . . . . . . . . . . . . . . . . .

3−24

Bit Functions for IMR and IFR Registers for Each DSP Subsystem

. . . . . . . . . . . . . . . . . . . . . . . .

5−1

Recommended Operating Conditions

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−2

Electrical Characteristics

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−3

Divide-By-2 and Divide-by-4 Clock Options Timing Requirements

. . . . . . . . . . . . . . . . . . . . . . . . . .

5−4

Divide-By-2 and Divide-by-4 Clock Options Switching Characteristics

. . . . . . . . . . . . . . . . . . . . . . .

5−5

Multiply-By-N Clock Option Timing Requirements

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−6

Multiply-By-N Clock Option Switching Characteristics

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−7

Memory Read Timing Requirements

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−8

Memory Read Switching Characteristics

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−9

Memory Write Switching Characteristics

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−10

Ready Timing Requirements for Externally Generated Wait States

. . . . . . . . . . . . . . . . . . . . . . . . .

5−11

Parallel I/O Port Read Timing Requirements

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−12

Parallel I/O Port Read Switching Characteristics

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−13

Parallel I/O Port Write Switching Characteristics

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−14

Externally Generated Wait States Timing Requirements

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−15

Reset, BIO, Interrupt, and MP/MC Timing Requirements

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−16

HOLD and HOLDA Timing Requirements

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−17

HOLD and HOLDA Switching Characteristics

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