TMS320VC5421 datasheet(7/104 Pages) TI1

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Figures

December 1999 − Revised October 2008

SPRS098D

List of Figures

Figure

Page

2−1

144-Pin Low-Profile Flatpack Pin Assignments (PGE − Top View)

. . . . . . . . . . . . . . . . . . . . . . . . . . .

2−2

144-Ball MicroStar BGA Pin Assignments (GGU − Bottom View)

. . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−1

TMS320VC5421 Functional Block Diagram

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3−2

Memory Map Relative to CPU Subsystems A and B

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−3

Software Wait-State Register (SWWSR) [Memory-Mapped Register (MMR) Address 0028h]

. . .

3−4

Software Wait-State Control Register (SWCR) [MMR Address 002Bh]

. . . . . . . . . . . . . . . . . . . . . . .

3−5

BSCR Register Bit Layout for Each DSP Subsystem

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−6

Memory Map Relative to Host-Port Interface HPI16

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−7

Interfacing to the HPI-16 in Non-Multiplexed Mode

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−8

Pin Control Register (PCR)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−9

Multichannel Control Register 2x (MCR2x)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−10

Multichannel Control Register 1x (MCR1x)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−11

Receive Channel Enable Registers Bit Layout for Partitions A to H

. . . . . . . . . . . . . . . . . . . . . . . . . .

3−12

Transmit Channel Enable Registers Bit Layout for Partitions A to H

. . . . . . . . . . . . . . . . . . . . . . . . .

3−13

On-Chip Memory Map Relative to DMA (DLAXS/SLAXS = 0)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−14

DMA External Program Memory Map

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−15

Arbitration Between XIO and xDMA for External Access

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−16

DMA Transfer Mode Control Register (DMMCRn)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−17

DMPREC Register

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−18

Chip Subsystem ID Register

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−19

General-Purpose I/O Control Register

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−20

Clock Mode Register (CLKMD)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−21

Bit Layout of the IMR and IFR Registers for Subsystems A and B

. . . . . . . . . . . . . . . . . . . . . . . . . . .

5−1

3.3-V Test Load Circuit

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5−2

External Divide-by-Two Clock Timing

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−3

External Multiply-by-One Clock Timing

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−4

Memory Read (MSTRB = 0)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−5

Memory Write (MSTRB = 0)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−6

Memory Read With Externally Generated Wait States

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−7

Memory Write With Externally Generated Wait States

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−8

Parallel I/O Port Read (IOSTRB=0)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−9

Parallel I/O Port Write (IOSTRB=0)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−10

I/O Port Read With Externally Generated Wait States

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−11

I/O Port Write With Externally Generated Wait States

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−12

Reset and BIO Timings

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−13

Interrupt Timing

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5−14

XIO Timing

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−15

HOLD and HOLDA Timings (HM = 1)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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