UM0434 datasheet(14/390 Pages) STMICROELECTRONICS

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List of tables

UM0434

14/391

Table 101.

List of optionally supported instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

Table 102.

Implementation-Specific instruction summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

Table 103.

Memory synchronization and reservation instructions e200z3 specific details. . . . . . . . . 111

Table 104.

SPE APU vector multiply instruction mnemonic structure . . . . . . . . . . . . . . . . . . . . . . . . 113

Table 105.

Mnemonic extensions for multiply-accumulate instructions . . . . . . . . . . . . . . . . . . . . . . . 113

Table 106.

SPE APU vector instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

Table 107.

Vector and scalar SPFP APU floating-point instructions . . . . . . . . . . . . . . . . . . . . . . . . . 121

Table 108.

Embedded floating-point APU options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

Table 109.

Invalid instruction forms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

Table 110.

Instructions sorted by mnemonic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

Table 111.

Instructions sorted by opcode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

Table 112.

Full instruction listing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

Table 113.

Interrupt classifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

Table 114.

Exceptions and conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

Table 115.

Exception syndrome register (ESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

Table 116.

ESR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

Table 117.

Processor state definition of MSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

Table 118.

MSR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

Table 119.

Machine check syndrome register (MCSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

Table 120.

MCSR field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

Table 121.

IVPR register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

Table 122.

IVPR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

Table 123.

IVOR register fields. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

Table 124.

IVOR assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

Table 125.

Critical input interrupt register settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

Table 126.

Machine check interrupt register settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Table 127.

Data storage interrupt register settings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

Table 128.

ISI exceptions and conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

Table 129.

Instruction storage interrupt register settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

Table 130.

External input interrupt register settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

Table 131.

Alignment interrupt register settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

Table 132.

Program interrupt register settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

Table 133.

Floating-Point unavailable interrupt register Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

Table 134.

System call interrupt register settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176

Table 135.

Decrementer interrupt register settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177

Table 136.

Fixed-Interval timer interrupt register settings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177

Table 137.

Watchdog timer interrupt register settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178

Table 138.

Data TLB error interrupt register settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

Table 139.

Instruction TLB error interrupt register settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

Table 140.

Debug exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180

Table 141.

Debug interrupt register settings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181

Table 142.

TSR watchdog timer reset status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183

Table 143.

DBSR most recent reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183

Table 144.

System reset register Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183

Table 145.

SPE unavailable interrupt register settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

Table 146.

SPE Floating-Point data interrupt register settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

Table 147.

SPE Floating-Point round interrupt register settings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

Table 148.

e200z3 exception priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

Table 149.

MSR setting due to interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

Table 150.

TLB maintenance programming model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

Table 151.

Page size (for e200z3 Core) and EPN field comparison . . . . . . . . . . . . . . . . . . . . . . . . . 196

Table 152.

TLB entry bit fields for e200z3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

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