| поискавой системы для электроныых деталей |
|
IMX35 датащи(PDF) 52 Page - Freescale Semiconductor, Inc |
|
|
|||||||||||||||||||||||||||||
IMX35 датащи(HTML) 52 Page - Freescale Semiconductor, Inc |
|
52 / 148 page ![]() i.MX35 Applications Processors for Industrial and Consumer Products, Rev. 6 Freescale Semiconductor 52 Figure 32. DDR2 SDRAM Write Cycle Timing Diagram NOTE These values are for DQ/DM slew rate of 1 V/ns and DQS slew rate of 1 V/ns. For different values use the derating table. Figure 33. DDR2 SDRAM Write Cycle Parameters ID PARAMETER Symbol DDR2-400 Unit Min Max DDR17 DQ and DQM setup time to DQS (single-ended strobe) tDS1(base) 0.025 — ns DDR18 DQ and DQM hold time to DQS (single-ended strobe) tDH1(base) 0.025 — ns DDR19 Write cycle DQS falling edge to SDCLK output setup time. tDSS 0.2 — tCK DDR20 Write cycle DQS falling edge to SDCLK output hold time. tDSH 0.2 — tCK DDR21 DQS latching rising transitions to associated clock edges tDQSS –0.25 0.25 tCK DDR22 DQS high level width tDQSH 0.35 — tCK DDR23 DQS low level width tDQSL 0.35 — tCK SDCLK SDCLK_B DQS (output) DQ (output) DQM (output) Data Data Data Data Data Data Data Data DM DM DM DM DM DM DM DM DDR17 DDR17 DDR17 DDR17 DDR18 DDR18 DDR18 DDR18 DDR19 DDR20 DDR21 DDR23 DDR22 |
|
ссылки URL |
| Вашему бизинису помогли Аллдатащит? [ DONATE ] |
Что такое Аллдатащит | реклама | контакт | Конфиденциальность | Ссылка на техническое описание | обмен ссыками | поиск по производителю All Rights Reserved©Alldatasheet.com |
| Russian : Alldatasheetru.com | Korean : Alldatasheet.co.kr | Spanish : Alldatasheet.es | French : Alldatasheet.fr | Italian : Alldatasheetit.com Portuguese : Alldatasheetpt.com | Polish : Alldatasheet.pl | Vietnamese : Alldatasheet.vn Indian : Alldatasheet.in | Mexican : Alldatasheet.com.mx | British : Alldatasheet.co.uk | New Zealand : Alldatasheet.co.nz |
|
Family Site : ic2ic.com |
icmetro.com |