M68ICS08GR datasheet(22/408 Pages) FREESCALE

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List of Figures

Technical Data

MC68HC908GR8 — Rev 4.0

List of Figures

MOTOROLA

19-3

CGM Clock Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275

19-4

External Reset Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

19-5

Internal Reset Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278

19-6

Sources of Internal Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278

19-7

POR Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

19-8

Interrupt Entry Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

19-9

Interrupt Recovery Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

19-10 Interrupt Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

19-11 Interrupt Recognition Example . . . . . . . . . . . . . . . . . . . . . . . . 285

19-12 Interrupt Status Register 1 (INT1). . . . . . . . . . . . . . . . . . . . . .288

19-13 Interrupt Status Register 2 (INT2). . . . . . . . . . . . . . . . . . . . . .288

19-14 Interrupt Status Register 3 (INT3). . . . . . . . . . . . . . . . . . . . . .289

19-15 Wait Mode Entry Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . .291

19-16 Wait Recovery from Interrupt or Break . . . . . . . . . . . . . . . . . . 291

19-17 Wait Recovery from Internal Reset. . . . . . . . . . . . . . . . . . . . . 292

19-18 Stop Mode Entry Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . .293

19-19 Stop Mode Recovery from Interrupt or Break . . . . . . . . . . . . . 293

19-20 SIM Break Status Register (SBSR) . . . . . . . . . . . . . . . . . . . . 294

19-21 SIM Reset Status Register (SRSR) . . . . . . . . . . . . . . . . . . . . 295

19-22 SIM Break Flag Control Register (SBFCR) . . . . . . . . . . . . . . 296

20-1

SPI I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . 299

20-2

SPI Module Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . 300

20-3

Full-Duplex Master-Slave Connections . . . . . . . . . . . . . . . . . 301

20-4

Transmission Format (CPHA = 0) . . . . . . . . . . . . . . . . . . . . . 305

20-5

CPHA/SS Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305

20-6

Transmission Format (CPHA = 1) . . . . . . . . . . . . . . . . . . . . . 306

20-7

Transmission Start Delay (Master) . . . . . . . . . . . . . . . . . . . . . 308

20-8

.SPRF/SPTE CPU Interrupt Timing . . . . . . . . . . . . . . . . . . . . 309

20-9

Missed Read of Overflow Condition . . . . . . . . . . . . . . . . . . . . 311

20-10 Clearing SPRF When OVRF Interrupt Is Not Enabled . . . . . . 312

20-11 SPI Interrupt Request Generation . . . . . . . . . . . . . . . . . . . . . 315

20-12 CPHA/SS Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

20-13 SPI Control Register (SPCR) . . . . . . . . . . . . . . . . . . . . . . . . . 322

20-14 SPI Status and Control Register (SPSCR) . . . . . . . . . . . . . . .325

20-15 SPI Data Register (SPDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 328

21-1

Timebase Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

21-2

Timebase Control Register (TBCR) . . . . . . . . . . . . . . . . . . . . 331

22-1

TIM Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338

Freescale Semiconductor, Inc.

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