TMS320VC5407 datasheet(8/110 Pages) TI

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Figures

November 2001 − Revised April 2004

SPRS007D

List of Figures

Figure

Page

2−1

144-Ball GGU MicroStar BGA (Bottom View)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2−2

144-Pin PGE Low-Profile Quad Flatpack (Top View)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−1

TMS320VC5407/TMS320VC5404 Functional Block Diagram

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−2

5407 Program and Data Memory Map

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−3

5407 Extended Program Memory Map

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−4

5404 Program and Data Memory Map

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−5

5404 Extended Program Memory Map

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−6

Processor Mode Status (PMST) Register

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3−7

Software Wait-State Register (SWWSR) [Memory-Mapped Register (MMR) Address 0028h]

. . .

3−8

Software Wait-State Control Register (SWCR) [MMR Address 002Bh]

. . . . . . . . . . . . . . . . . . . . . . .

3−9

Bank-Switching Control Register (BSCR) [MMR Address 0029h]

. . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−10

Host-Port Interface — Nonmultiplexed Mode

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−11

HPI Memory Map

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3−12

Multichannel Control Register (MCR1)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−13

Multichannel Control Register (MCR2)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−14

Pin Control Register (PCR)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−15

Nonconsecutive Memory Read and I/O Read Bus Sequence

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−16

Consecutive Memory Read Bus Sequence (n = 3 reads)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−17

Memory Write and I/O Write Bus Sequence

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−18

DMA Transfer Mode Control Register (DMMCRn)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−19

On-Chip DMA Memory Map for Program Space (DLAXS = 0 and SLAXS = 0)

. . . . . . . . . . . . . . . .

3−20

On-Chip DMA Memory Map for Data and IO Space (DLAXS = 0 and SLAXS = 0)

. . . . . . . . . . . . .

3−21

DMPREC Register

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−22

UART Functional Block Diagram

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−23

General-Purpose I/O Control Register (GPIOCR) [MMR Address 003Ch]

. . . . . . . . . . . . . . . . . . . .

3−24

General-Purpose I/O Status Register (GPIOSR) [MMR Address 003Dh]

. . . . . . . . . . . . . . . . . . . . .

3−25

Device ID Register (CSIDR) [MMR Address 003Eh]

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−26

IFR and IMR

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−1

3.3-V Test Load Circuit

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5−2

Internal Divide-by-Two Clock Option With External Crystal

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−3

External Divide-by-Two Clock Timing

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−4

Multiply-by-One Clock Timing

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−5

Nonconsecutive Mode Memory Reads

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−6

Consecutive Mode Memory Reads

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−7

Memory Write (MSTRB = 0)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−8

Parallel I/O Port Read (IOSTRB = 0)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−9

Parallel I/O Port Write (IOSTRB = 0)

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