List of figures

AN4253

6/44

DocID024255 Rev 2

List of figures

Figure 1.

General startup flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

Figure 2.

Flow of the "After reset init" phase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

Figure 3.

MMU reset configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

Figure 4.

Flow of the "SSCM HW configuration check" phase. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

Figure 5.

Flow of the "FCCU check block" phase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

Figure 6.

FCCU block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

Figure 7.

Flow of the "Reset analysis" phase. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Figure 8.

Flow of the "Safe mode handling" phase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

Figure 9.

Flow of the "Initialization of backbone hardware resources" phase . . . . . . . . . . . . . . . . . . 21

Figure 10.

AIPS block scheme. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

Figure 11.

PFlash controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

Figure 12.

Clock subsystem. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

Figure 13.

Peripheral clock gating scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

Figure 14.

Flow of the "RAM initialization" phase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30