CHR71000

Functional description

Datasheet • PUBLIC • Document Feedback

DS000427 • v2-01 • 2026-Mar-18

24 / 54

/

Use

Name

Description

I

COL_ENABLE

Enable signal for column amplifier

On-chip generated signals

O

OUT_LVAL

Indicates when outputs are valid

O

OUT_CLK_SMP

Sample clock (indicates when outputs are best sampled)

SPI interface signals

I

SPI_CLK

SPI clock input

I

SPI_ENA

SPI enable signal (data transfer only valid when high)

I

SPI_DIN

SPI data input (data from master to slave)

O

SPI_DOUT

SPI data output (data from slave to master)

The OUT_LVAL and OUT_CLK_SMP have a driving strength to drive 30 MHz signals with a

capacitive load of 20pF.

7.3

Sensor timings

7.3.1

Input clock and reset

The maximum frequency of the master clock input (CLK_IN) is 30MHz. There are no specific

duty-cycle requirements. The chip has 8 analog outputs. The frame rate is dependent of the

number of lines, columns, clock frequency and the Row Overhead Time (ROT).

Equation 1:

������������������������ ������������������������ = ������������������������ ∗ (������������������ + (

#������������������������������������������

8

))

Equation 2:

������������������������������ ������������������������ = ������������������������ ������������������������ ∗ #������������������������������

Equation 3:

������������������������������ ������������������������ =

1

������������������������������ ������������������������

=

������������������������

#������������������������������ (������������������ +

#������������������������������������������

8

)