TUSB5052 datasheet(4/82 Pages) TI

4 / 82 page

5.2

USBSTA: USB Status Register

5−1

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.3

OEPCNFG_0: Output Endpoint-0 Configuration Register

5−2

. . . . . . . . .

5.4

OEPBCNT_0: Output Endpoint-0 Byte Count Register

5−2

. . . . . . . . . . .

5.5

USBMSK: USB Interrupt Mask Register

5−3

. . . . . . . . . . . . . . . . . . . . . . . .

5.6

USBCTL: USB Control Register

5−4

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.7

HUBCNF1: Hub-Configuration-1 Register

5−5

. . . . . . . . . . . . . . . . . . . . . . .

5.8

HUBCNF2: Hub-Configuration-2 Register

5−6

. . . . . . . . . . . . . . . . . . . . . . .

5.9

HUBPOTG: Hub Power-On to Power-Good Descriptor Register

5−6

. . .

5.10

HUBPIDL: Hub-PID Register (Low-Byte)

5−6

. . . . . . . . . . . . . . . . . . . . . . . .

5.11

HUBPIDH: Hub-PID Register (High-Byte)

5−6

. . . . . . . . . . . . . . . . . . . . . . .

5.12

HUBVIDL: Hub-VID Register (Low-Byte)

5−7

. . . . . . . . . . . . . . . . . . . . . . . .

5.13

HUBVIDH: Hub-VID Register (High-Byte)

5−7

. . . . . . . . . . . . . . . . . . . . . . .

5.14

Function Reset and Power-Up Reset Interconnect

5−7

. . . . . . . . . . . . . . .

5.15

Pullup Resistor Connect/Disconnect

5−8

. . . . . . . . . . . . . . . . . . . . . . . . . . .

DMA Controller

6−1

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6.1

DMA Controller Registers

6−1

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6.1.1

DMACDR[2:1]: DMA Channel Definition Register

6−2

. . . . . . .

6.1.2

DMACSR[2:1]: DMA Control and Status Register

6−3

. . . . . . .

6.1.3

DMACDR[4:3]: DMA Channel Definition Register

6−4

. . . . . . .

6.1.4

DMACSR[4:3]: DMA Control and Status Register

6−5

. . . . . . .

6.2

Bulk Data I/O Using the EDB

6−5

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

UARTs

7−1

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

7.1

UART Registers

7−1

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

7.1.1

RDR[2:1]: Receiver Data Registers

7−1

. . . . . . . . . . . . . . . . . . .

7.1.2

TDR[2:1]: Transmitter Data Registers

7−1

. . . . . . . . . . . . . . . . .

7.1.3

LCR[2:1]: Line Control Registers

7−2

. . . . . . . . . . . . . . . . . . . . .

7.1.4

FCRL[2:1]: UART Flow Control Registers

7−3

. . . . . . . . . . . . .

7.1.5

MCR[2:1]: Modem-Control Registers

7−5

. . . . . . . . . . . . . . . . . .

7.1.6

LSR[2:1]: Line-Status Registers

7−6

. . . . . . . . . . . . . . . . . . . . . .

7.1.7

MSR[2:1]: Modem-Status Registers

7−7

. . . . . . . . . . . . . . . . . . .

7.1.8

DLL[2:1]: Divisor Low-Byte Registers

7−7

. . . . . . . . . . . . . . . . . .

7.1.9

DLH[2:1]: Divisor High-Byte Registers

7−8

. . . . . . . . . . . . . . . . .

7.1.10

XON[2:1]: Xon Registers

7−9

. . . . . . . . . . . . . . . . . . . . . . . . . . . . .

7.1.11

XOFF[2:1]: Xoff Registers

7−9

. . . . . . . . . . . . . . . . . . . . . . . . . . . .

7.1.12

MASK[2:1]: UART Interrupt-Mask Registers

7−9

. . . . . . . . . . . .

7.2

UART Data Transfer

7−9

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

7.2.1

Receiver Data Flow

7−10

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

7.2.2

Hardware Flow Control

7−10

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

7.2.3

Auto-RTS (Receiver Control)

7−10

. . . . . . . . . . . . . . . . . . . . . . . . .

7.2.4

Auto-CTS (Transmitter Control)

7−11

. . . . . . . . . . . . . . . . . . . . . . .

7.2.5

Xon/Xoff Receiver Flow Control

7−11

. . . . . . . . . . . . . . . . . . . . . . .

7.2.6

Xon/Xoff Transmitter Flow Control

7−11

. . . . . . . . . . . . . . . . . . . .

Expanded GPIO Port

8−1

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

8.1

Input/Output and Control Registers

8−1

. . . . . . . . . . . . . . . . . . . . . . . . . . . .

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