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8 / 94 page ![]() Tables ix December 2001 − Revised December 2002 SPRS017B List of Tables Table Page 2−1 Pin Assignments for the GHK Package 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2−2 Terminal Functions 7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2−3 Internal Pullup/Pulldown Terminal List 10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−1 CPU Memory-Mapped Registers 16 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−2 Peripheral Memory-Mapped Registers 17 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−3 McBSP Control Registers and Subaddresses 18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−4 Bank-Switching Control Register (BSCR) Bit Fields 19 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−5 Relationship Between BNKCMP and Bank Size 20 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−6 State of Signals When External Bus Interface is Disabled (EXIO = 1) 20 . . . . . . . . . . . . . . . . . . . . . . . 3−7 Sample Rate Generator Clock Source Selection 21 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−8 DMA Interrupts 22 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−9 DMA Synchronization Events 23 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−10 DMA Channel Interrupt Selection 23 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−11 DSP Clock Scaler Values and Minimum REFCLK Frequencies 25 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−12 DSP Interrupt Mapping 26 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−13 IFR and IMR Register Bit Fields 27 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−1 MCU Memory Space 29 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−2 GPIO Control/Status Bits 35 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−3 GPIO_IRQ Bits Definition 35 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−4 MCU Peripheral Interrupt Mapping 38 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−5 Reset Management 40 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−6 DSP Boot Memory 41 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−7 Emulation Mode Selection 41 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−8 JTAG TAP Controller Instruction Register Lengths 42 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−1 Thermal Resistance Characteristics 46 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−2 Divide-By-Two/Divide-By-Four Clock Option Timing Requirements 47 . . . . . . . . . . . . . . . . . . . . . . . . . 6−3 Divide-By-Two/Divide-By-Four Clock Option Switching Characteristics 47 . . . . . . . . . . . . . . . . . . . . . . 6−4 Multiply-By-N Timing Requirements 48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−5 Multiply-By-N Switching Characteristics 48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−6 Memory Read Timing Requirements 49 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−7 Memory Read Switching Characteristics 49 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−8 Memory Write Switching Characteristics 51 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−9 Parallel I/O Port Read Timing Requirements 53 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−10 Parallel I/O Port Read Switching Characteristics 53 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−11 Parallel I/O Port Write Switching Characteristics 54 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−12 Ready Timing For Externally Generated Wait-States Timing Requirements 55 . . . . . . . . . . . . . . . . . . 6−13 Reset and Interrupt Timing Requirements 58 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−14 DSP_IAQ and DSP_IACK Switching Characteristics 59 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−15 DSP_XF and DSP_TOUT Switching Characteristics 60 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−16 McBSP Receive and Transmit Timing Requirements 61 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−17 McBSP Receive and Transmit Switching Characteristics 62 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−18 McBSP General-Purpose Timing Requirements 64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6−19 McBSP General-Purpose Switching Characteristics 64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . |
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