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TMS320VC5441APGF датащи(PDF) 8 Page - Texas Instruments |
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8 / 86 page  Tables ix December 1999 – Revised April 2002 SPRS122E List of Tables Table Page 2–1 Pin Assignments for TMS320VC5441GGU (169-Ball BGA Package) 4 . . . . . . . . . . . . . . . . . . . . . . . 2–2 Pin Assignments for TMS320VC5441PGF (176-Pin LQFP Package) 6 . . . . . . . . . . . . . . . . . . . . . . 2–3 Signal Descriptions 7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–1 DMA Synchronization Events 24 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–2 DMA Channel Interrupt Selection 24 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–3 HPI Local/Shared Memory Selection Via HA[20] 25 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–4 HPI Local/Shared Memory Selection Via HA[18] 26 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–5 BSCR Register Bit Functions for Subsystem A 27 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–6 HPI Module Selection 28 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–7 Sample Rate Generator Clock Source Selection 30 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–8 Receive Channel Enable Registers for Partitions A to H 31 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–9 Transmit Channel Enable Registers for Partitions A to H 31 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–10 TCR Bit Description 34 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–11 TSCR Bit Description 35 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–12 WDTCR Bit Description 37 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–13 WDTSCR Bit Description 38 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–14 Clock Mode Register (CLKMD) Bit Functions 41 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–15 Multiplier Related to PLLNDIV, PLLDIV, and PLLMUL 41 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–16 VCO Truth Table 41 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–17 VCO Lockup Time 42 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–18 PLL Initialization at Reset 42 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–19 General-Purpose I/O Control Register Bit Functions 43 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–20 Chip Subsystem ID Register Bit Functions 44 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–21 Data Memory Map Register Functions 44 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–22 Processor Memory-Mapped Registers for Each DSP Subsystem 45 . . . . . . . . . . . . . . . . . . . . . . . . . . 3–23 Peripheral Memory-Mapped Registers for Each DSP Subsystem 46 . . . . . . . . . . . . . . . . . . . . . . . . . . 3–24 McBSP Control Registers and Subaddresses 47 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–25 DMA Subbank Addressed Registers 48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–26 5441 Interrupt Locations and Priorities for Each DSP Subsystem 50 . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–27 Bit Functions for IMR and IFR Registers for Each DSP Subsystem 51 . . . . . . . . . . . . . . . . . . . . . . . . 5–1 Thermal Resistance Characteristics 56 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–2 Divide-By-Two, Divide-By-Four, and Bypass Clock Options Timing Requirements 57 . . . . . . . . . . . . 5–3 Divide-By-Two, Divide-By-Four, and Bypass Clock Options Switching Characteristics 57 . . . . . . . . . 5–4 Multiply-By-N Clock Option Timing Requirements 58 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–5 Multiply-By-N Clock Option Switching Characteristics 58 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–6 Reset, x_BIO, and Interrupt Timing Requirements 59 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–7 External Flag (x_XF), Timer (x_TOUT), and Watchdog Timer Output (x_WTOUT) Switching Characteristics 61 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–8 GPIO Timing Requirements 62 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–9 GPIO Switching Characteristics 62 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–10 McBSP0/1/2 Transmit and Receive Timing Requirements 63 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–11 McBSP0/1/2 Transmit and Receive Switching Characteristics 64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . |
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