TMS320VC5441APGF datasheet(6/86 Pages) TI

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Figures

vii

December 1999 – Revised April 2002

SPRS122E

List of Figures

Figure

Page

2–1

169-Ball GGU MicroStar BGA (Bottom View)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–2

176-Pin PGF Low-Profile Quad Flatpack (Top View)

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3–1

Overall Functional Block Diagram

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3–2

Typical Subsystem Functional Block Diagram

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3–3

Subsystem A CPU Memory Map

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3–4

Subsystem B CPU Memory Map

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3–5

Subsystem C CPU Memory Map

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3–6

Subsystem D CPU Memory Map

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3–7

Detailed Memory Map of Local Data Memory Relative to CPU Subsystems A, B, C, and D

. . . . .

3–8

Subsystem A Local DMA Memory Map

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3–9

Subsystem B Local DMA Memory Map

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3–10

Subsystem C Local DMA Memory Map

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3–11

Subsystem D Local DMA Memory Map

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3–12

Interfacing to the HPI-16 in Non-Multiplexed Mode

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3–13

BSCR Register Bit Layout for Subsystem A

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3–14

XA Multiplexer for HPI Access

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3–15

Pin Control Register (PCR)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3–16

Multichannel Control Register 2 for McBSPx (MCR2x)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3–17

Multichannel Control Register 1 for McBSPx (MCR1x)

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3–18

Receive Channel Enable Registers Bit Layout for Partitions A to H

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3–19

Transmit Channel Enable Registers Bit Layout for Partitions A to H

. . . . . . . . . . . . . . . . . . . . . . . . .

3–20

SA Multiplexer for McBSP1 Operation

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3–21

Timer Control Register (TCR)

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3–22

Timer Second Control Register (TSCR)

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3–23

Watchdog Timer Control Register (WDTCR)

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3–24

Watchdog Timer Second Control Register (WDTSCR)

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3–25

Watchdog Operation State Diagram

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3–26

Clock Mode Register (CLKMD)

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3–27

General-Purpose I/O Control Register

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3–28

Chip Subsystem ID Register (CSIDR)

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3–29

Data Memory Map Register (DMMR)

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3–30

Bit Layout of the IMR and IFR Registers for Each Subsystem

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5–1

3.3-V Test Load Circuit

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5–2

External Divide-by-Two Clock Timing

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5–3

External Multiply-by-One Clock Timing

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5–4

Reset and x_BIO Timings

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5–5

Interrupt Timing

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