NAND01G-N

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Rev1.0

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Summary description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

NAND Flash component . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

LPSDRAM component . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

2

Signals description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.1

Flash memory Inputs/Outputs (I/O0-I/O7) . . . . . . . . . . . . . . . . . . . . . . . . 12

2.2

Flash memory Inputs/Outputs (I/O8-I/O15) . . . . . . . . . . . . . . . . . . . . . . . 12

2.3

Flash memory Address Latch Enable (AL) . . . . . . . . . . . . . . . . . . . . . . . 12

2.4

Flash memory Command Latch Enable (CL) . . . . . . . . . . . . . . . . . . . . . . 12

2.5

Flash memory Chip Enable (EF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.6

Flash memory Read Enable (R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.7

Flash memory Write Enable (WF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.8

Flash memory Write Protect (WP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.9

Flash memory Ready/Busy (RB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.10

2.11

2.12

LPSDRAM Address Inputs (A0-A12) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

2.13

LPSDRAM Bank Select Address Inputs (BA0-BA1) . . . . . . . . . . . . . . . . . 14

2.14

LPSDRAM Data Inputs/Outputs (DQ0-DQ15) . . . . . . . . . . . . . . . . . . . . . 14

2.15

LPSDRAM Chip Select (ED) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

2.16

LPSDRAM Column Address Strobe (CAS) . . . . . . . . . . . . . . . . . . . . . . . 14

2.17

LPSDRAM Row Address Strobe (RAS) . . . . . . . . . . . . . . . . . . . . . . . . . . 14

2.18

LPSDRAM Write Enable (WD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

2.19

LPSDRAM Clock Input (K) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

2.20

LPSDRAM Clock Input (K) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

2.21

LPSDRAM Clock Enable (KE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

2.22

LPSDRAM Lower/Upper Data Input/Output Mask (DQM0, DQM1) . . . . . 15

2.23

Lower/Upper Data Read/Write Strobe Input/Output (LDQS, UDQS) . . . . 15

2.24

2.25

2.26