| поискавой системы для электроныых деталей |
|
CS89712 датащи(PDF) 155 Page - Cirrus Logic |
|
|
|||||||||||||||||||||||||||||
CS89712 датащи(HTML) 155 Page - Cirrus Logic |
|
155 / 170 page ![]() CS89712 DS502PP2 155 Figure 27. SDRAM Read Cycles CAS Latency = 2 1. tRCD (delay time ACT to READ/WRITE command) = 30 ns or 2 cycles at 36 MHz. 2. tRP (PRE to ACT command period) = 30 ns or 2 cycles at 36 MHz. 3. tRAS (ACT to PRE command period) = 60 ns or 3 cycles at 36 MHz. 4. tRC (ACT to REF/ACT command period [operation]) = 90 ns or 4 cycles at 36 MHz. 5. For SDCAS latency 3, there will be an extra cycle between T4 and T5. 6. For CAS latency 3, there will be an extra cycle between T4 and T5. T1 T2 T3 T4 T5 T6 T7 T8 T9 CLK nRAS / nCAS / nWE NOP ACT NOP T0 READ NOP NOP NOP NOP NOP NOP (ACT) CKE nCS 1 dev 1 dev DQM DQ DI1 Bank sel A10 (prech sel) addr CAS lat 2 tRCD tRP tRAS tRC auto precharge row col row bank bank NOP T10 DI2 DI0 DI3 |
|
ссылки URL |
| Вашему бизинису помогли Аллдатащит? [ DONATE ] |
Что такое Аллдатащит | реклама | контакт | Конфиденциальность | Ссылка на техническое описание | обмен ссыками | поиск по производителю All Rights Reserved©Alldatasheet.com |
| Russian : Alldatasheetru.com | Korean : Alldatasheet.co.kr | Spanish : Alldatasheet.es | French : Alldatasheet.fr | Italian : Alldatasheetit.com Portuguese : Alldatasheetpt.com | Polish : Alldatasheet.pl | Vietnamese : Alldatasheet.vn Indian : Alldatasheet.in | Mexican : Alldatasheet.com.mx | British : Alldatasheet.co.uk | New Zealand : Alldatasheet.co.nz |
|
Family Site : ic2ic.com |
icmetro.com |