 |
поискавой системы для электроныых деталей |
|
|
поискавой системы для электроныых деталей |
|
UPD30121 датащи(PDF) 69 Page - NEC |
|
|
|||||||||||||||||||||||||||||
UPD30121 датащи(HTML) 69 Page - NEC |
|
|
69 / 76 page  Data Sheet U14691EJ1V0DS00 69 µµµµPD30121 (22) SDRAM interface parameter Parameter Symbol Condition MIN. MAX. Unit SCLK clock cycle tSCLK 13.7 ns SCLK high-level width tSCLKH 3.5 ns SCLK low-level width tSCLKL 3.5 ns Data output delay time (from SCLK ↑ )tDSM 1.1 10.7 ns Address output delay time (from SCLK ↓ )tDSA −5.8 17.6 ns WR# output delay time (from SCLK ↑ )tDSW 1.1 24.5 ns Data input setup time tSDS Note 6.2 ns Data input hold time tSDH Note 2.9 ns Note DATA (0:15) pins and DATA (16:31)/GPIO (16:31) pins in 32-bit mode ADD (9:24), SCAS#, SRAS# (output) WR# (output) DATA Note 2 (input) SCLK (output) Note 1 tSCLKH tDSM tDSW tSDS tSDH tDSA tSCLKL tSCLK Notes 1. MRAS (0:1)#, ROMCS (2:3)#, UUCAS#/MRAS3#, ULCAS#/MRAS2#, UCAS#, LCAS#, CKE, and DATA (0:15) pins, and DATA (16:31)/GPIO (16:31) pins in 32-bit mode 2. DATA (0:15) pins, and DATA (16:31)/GPIO (16:31) pins in 32-bit mode Remark The broken lines indicate high impedance. |
|
ссылки URL |
| Вашему бизинису помогли Аллдатащит? [ DONATE ] |
Что такое Аллдатащит | реклама | контакт | Конфиденциальность | Ссылка на техническое описание | обмен ссыками | поиск по производителю All Rights Reserved©Alldatasheet.com |
| Russian : Alldatasheetru.com | Korean : Alldatasheet.co.kr | Spanish : Alldatasheet.es | French : Alldatasheet.fr | Italian : Alldatasheetit.com Portuguese : Alldatasheetpt.com | Polish : Alldatasheet.pl | Vietnamese : Alldatasheet.vn Indian : Alldatasheet.in | Mexican : Alldatasheet.com.mx | British : Alldatasheet.co.uk | New Zealand : Alldatasheet.co.nz |
|
Family Site : ic2ic.com |
icmetro.com |
Russian ▼
English
Chinese
German
Japanese
Russian
Korean
Spanish
French
Italian
Portuguese
Polish
Vietnamese
Indian
Mexican
British
New Zealand
