IS43/46DR81280A, IS43/46DR16640A  

Integrated Silicon Solution, Inc. – www.issi.com –

9

Rev. D, 08/30/2011

Truth Tables 

Operation or timing that is not specified is illegal, and after such an event, in order to guarantee proper operation, the DRAM must 

be powered down and then restarted through the specified initialization sequence before normal operation can continue. 

Command Truth Table 

Previous 

Cycle

Current 

Cycle

(Extended) Mode Register

H

H

L

LLL

BA

1, 2

Refresh (REF)

H

HL

L

L

HX

X

X

X1

Self Refresh Entry

H

LL

L

L

HX

X

X

X

1, 8

H

XXX

L

HHH

Single Bank Precharge

HH

L

LH

L

BA

XL

X

1, 2

Precharge All Banks

HH

L

LH

L

XX

H

X

1

Bank Activate

HH

L

LH

H

BA

1, 2

Write

HH

L

HL

L

BA

X

LColumn 1, 2, 3, 10

Write with Auto Precharge

HH

L

HL

LBA

X

HColumn 1, 2, 3, 10

Read

HH

L

HL

H

BA

X

LColumn 1, 2, 3, 10

Read with Auto Precharge

HH

L

HL

H

BA

X

HColumn 1, 2, 3, 10

No Operation (NOP)

H

XL

HHH

XX

X

X

1

Device Deselect

H

XH

XXX

XX

X

X

1

H

XXX

L

HHH

H

XXX

L

HHH

Function

CKE

CS#

RAS#

CAS#

WE#

BA2‐BA0

An

Notes

Opcode

Sel Refresh Exit

L

H

X

X

X

X

1, 7, 8

Row Address

Power Down Entry

H

L

X

X

X

X

1,4

Power Down Exit

L

H

X

X

X

X

1, 4

 

Notes: 

1.

All DDR2 SDRAM commands are defined by states of CS#, RAS#, CAS#, WE# and CKE at the rising edge of the clock. 

2.

Bank addresses BA0, BA1, and BA2 (BA) determine which bank is to be operated upon. For (E)MRS BA selects an (Extended) Mode Register. 

3.

Burst reads or writes at BL=4 cannot be terminated or interrupted. See sections "Reads interrupted by a Read" and "Writes interrupted by a Write" for details. 

4.

The Power Down Mode does not perform any refresh operations. The duration of Power Down is therefore limited by the refresh requirements 

5.

The state of ODT does not affect the states described in this table. The ODT function is not available during Self Refresh.  

6.

“X” means “H or L (but a defined logic level)” 

7.

Self refresh exit is asynchronous. 

8.

VREF must be maintained during Self Refresh operation. 

9.

An refers to the MSBs of addresseses. An=A13 for x8, and An=A12 for x16.