TMS320VC5506 datasheet(7/119 Pages) TI1

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Figures

October 2006 − Revised January 2008

SPRS375C

List of Figures

Figure

Page

2−1

179-Terminal GHH and ZHH Ball Grid Array (Bottom View)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2−2

144-Pin PGE Low-Profile Quad Flatpack (Top View)

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3−1

Block Diagram of the TMS320VC5506

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3−2

TMS320VC5506 Memory Map (PGE Package)

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3−3

TMS320VC5506 Memory Map (GHH and ZHH Packages)

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3−4

DMA_CCR Bit Locations

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3−5

External Bus Selection Register

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3−6

Parallel Port Signal Routing

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3−7

Parallel Port (EMIF) Signal Interface

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3−8

I/O Direction Register (IODIR) Bit Layout

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−9

I/O Data Register (IODATA) Bit Layout

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3−10

Address/GPIO Enable Register (AGPIOEN) Bit Layout

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3−11

Address/GPIO Direction Register (AGPIODIR) Bit Layout

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3−12

Address/GPIO Data Register (AGPIODATA) Bit Layout

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3−13

System Register Bit Locations

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3−14

USB Clock Generation

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3−15

USB PLL Selection and Status Register Bit Layout

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3−16

USB APLL Clock Mode Register Bit Layout

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3−17

IFR0 and IER0 Bit Locations

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3−18

IFR1 and IER1 Bit Locations

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4−1

Device Nomenclature for the TMS320VC5506

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5−1

3.3-V Test Load Circuit

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5−2

Internal System Oscillator With External Crystal

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5−3

Bypass Mode Clock Timings

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5−4

External Multiply-by-N Clock Timings

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5−5

Real-Time Clock Oscillator With External Crystal

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5−6

Asynchronous Memory Read Timings

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5−7

Asynchronous Memory Write Timings

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5−8

Three SDRAM Read Commands

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5−9

Three SDRAM WRT Commands

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5−10

SDRAM ACTV Command

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5−11

SDRAM DCAB Command

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5−12

SDRAM REFR Command

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5−13

SDRAM MRS Command

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5−14

SDRAM Self-Refresh Command

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5−15

Power-Up Reset (On-Chip Oscillator Active) Timings

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