TVP3030_09 datasheet(6/107 Pages) TI1

6 / 107 page

List of Tables

Table

Title

Page

2–1

Direct Register Map

2–1

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–2

Indirect Register Map (Extended Registers)

2–2

. . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–3

Allocation of Palette-Page Register Bits

2–4

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–4

Color Register Address Format

2–4

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–5

Clock-Selection Register Bits CSR(2 – 0)

2–5

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–6

PLL Top Level Registers

2–6

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–7

PLL Address Register

2–6

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–8

PLL Data Register Pointer Format

2–6

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–9

Pixel Clock PLL Registers

2–7

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–10 Pixel Clock PLL Frequency Selection

2–8

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–11 MCLK PLL Registers

2–9

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–12 MCLK/Loop Clock Control Register

2–9

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–13 Loop Clock PLL Registers

2–11

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–14 Loop Clock PLL Settings for Packed-24 Modes

2–13

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2–15 Byte Router Control Register

2–18

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–16 Multiplex Mode and Bus-Width Selection

2–24

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–17 Pseudo-Color Mode Pixel-Latching Sequence

2–28

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2–18 Packed-24 Format (R–G–B Mode)

2–29

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–19 Packed-24 Format (B–G–R Mode)

2–30

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–20 Direct-Color Mode Pixel-Latching Sequence (Little-Endian)

2–31

. . . . . . . . . . . . . . .

2–21 Direct-Color Mode Pixel-Latching Sequence (Big-Endian)

2–33

. . . . . . . . . . . . . . . . .

2–22 General Purpose I/O Registers

2–37

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–23 General-Control Register

2–45

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–24 Miscellaneous-Control Register

2–45

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–25 Indirect Cursor-Control Register

2–46

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–26 Direct Cursor-Control Register

2–46

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–27 Latch-Control Register

2–47

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–28 Color-Key Control Register

2–48

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–29 CRC Bit Select Register

2–49

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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