| поискавой системы для электроныых деталей |
|
AD9857/PCB датащи(PDF) 25 Page - Analog Devices |
|
|
|||||||||||||||||||||||||||||
AD9857/PCB датащи(HTML) 25 Page - Analog Devices |
|
25 / 31 page ![]() AD9857 –25– REV. 0 I0 TxENABLE PDCLK D<13:0> Q1 I1 Q0 Q2 I2 I0 Q0 I1 Q1 SYSCLK/N SYSCLK/2N SYSCLK/4N SIGNAL PATH I SIGNAL PATH Q INVCIC CLOCK LATENCY THROUGH DATA ASSEMBLER LOGIC IS 3 PDCLK CYCLES INVERSE CIC FILTER SETUP TIME DON'T CARE Figure 31. Latency from D<13:0> to Signal Processing Chain, Four PDCLK Cycles I0 TxENABLE PDCLK D<13:0> Q1 I1 Q0 Q2 I2 I0 Q0 I1 Q1 SYSCLK/N SYSCLK/2N SYSCLK/4N SIGNAL PATH I SIGNAL PATH Q INVCIC CLOCK LATENCY THROUGH DATA ASSEMBLER LOGIC IS 3 PDCLK CYCLES INVERSE CIC FILTER SETUP TIME DON'T CARE Q3 I3 Figure 32. Latency from D<13:0> to Signal Processing Chain, Five PDCLK Cycles |
|
ссылки URL |
| Вашему бизинису помогли Аллдатащит? [ DONATE ] |
Что такое Аллдатащит | реклама | контакт | Конфиденциальность | Ссылка на техническое описание | обмен ссыками | поиск по производителю All Rights Reserved©Alldatasheet.com |
| Russian : Alldatasheetru.com | Korean : Alldatasheet.co.kr | Spanish : Alldatasheet.es | French : Alldatasheet.fr | Italian : Alldatasheetit.com Portuguese : Alldatasheetpt.com | Polish : Alldatasheet.pl | Vietnamese : Alldatasheet.vn Indian : Alldatasheet.in | Mexican : Alldatasheet.com.mx | British : Alldatasheet.co.uk | New Zealand : Alldatasheet.co.nz |
|
Family Site : ic2ic.com |
icmetro.com |