MODEL: AD3V

AD3V SPECIFICATIONS

ES-1389 Rev.24 Page 9/9

https://www.m-system.co.jp/

OUTPUT DATA & PARITY BIT RELATIONSHIP

■ OPEN COLLECTOR (NPN)

• Positive Logic I14 : 1, Lo : False, Hi: True

DATA

8

4

2

1

PARITY

Even I12 : 0

Odd I12 : 1

0

Lo

Lo

Lo

Lo

Lo

Hi

1

Lo

Lo

Lo

Hi

Hi

Lo

2

Lo

Lo

Hi

Lo

Hi

Lo

3

Lo

Lo

Hi

Hi

Lo

Hi

4

Lo

Hi

Lo

Lo

Hi

Lo

5

Lo

Hi

Lo

Hi

Lo

Hi

6

Lo

Hi

Hi

Lo

Lo

Hi

7

Lo

Hi

Hi

Hi

Hi

Lo

8

Hi

Lo

Lo

Lo

Hi

Lo

9

Hi

Lo

Lo

Hi

Lo

Hi

10

Hi

Lo

Hi

Lo

Lo

Hi

11

Hi

Lo

Hi

Hi

Hi

Lo

12

Hi

Hi

Lo

Lo

Lo

Hi

13

Hi

Hi

Lo

Hi

Hi

Lo

14

Hi

Hi

Hi

Lo

Hi

Lo

15

Hi

Hi

Hi

Hi

Lo

Hi

• Negative Logic I14 : 0, Lo : True, Hi: False

DATA

8

4

2

1

PARITY

Even I12 : 0

Odd I12 : 1

0

Hi

Hi

Hi

Hi

Lo

Hi

1

Hi

Hi

Hi

Lo

Hi

Lo

2

Hi

Hi

Lo

Hi

Hi

Lo

3

Hi

Hi

Lo

Lo

Lo

Hi

4

Hi

Lo

Hi

Hi

Hi

Lo

5

Hi

Lo

Hi

Lo

Lo

Hi

6

Hi

Lo

Lo

Hi

Lo

Hi

7

Hi

Lo

Lo

Lo

Hi

Lo

8

Lo

Hi

Hi

Hi

Hi

Lo

9

Lo

Hi

Hi

Lo

Lo

Hi

10

Lo

Hi

Lo

Hi

Lo

Hi

11

Lo

Hi

Lo

Lo

Hi

Lo

12

Lo

Lo

Hi

Hi

Lo

Hi

13

Lo

Lo

Hi

Lo

Hi

Lo

14

Lo

Lo

Lo

Hi

Hi

Lo

15

Lo

Lo

Lo

Lo

Lo

Hi

■ CMOS LEVEL, OPEN COLLECTOR (PNP)

• Positive Logic I14 : 0, Lo : False, Hi: True

DATA

8

4

2

1

PARITY

Odd I12 : 0

Even I12 : 1

0

Lo

Lo

Lo

Lo

Hi

Lo

1

Lo

Lo

Lo

Hi

Lo

Hi

2

Lo

Lo

Hi

Lo

Lo

Hi

3

Lo

Lo

Hi

Hi

Hi

Lo

4

Lo

Hi

Lo

Lo

Lo

Hi

5

Lo

Hi

Lo

Hi

Hi

Lo

6

Lo

Hi

Hi

Lo

Hi

Lo

7

Lo

Hi

Hi

Hi

Lo

Hi

8

Hi

Lo

Lo

Lo

Lo

Hi

9

Hi

Lo

Lo

Hi

Hi

Lo

10

Hi

Lo

Hi

Lo

Hi

Lo

11

Hi

Lo

Hi

Hi

Lo

Hi

12

Hi

Hi

Lo

Lo

Hi

Lo

13

Hi

Hi

Lo

Hi

Lo

Hi

14

Hi

Hi

Hi

Lo

Lo

Hi

15

Hi

Hi

Hi

Hi

Hi

Lo

• Negative Logic I14 : 1, Lo : True, Hi: False

DATA

8

4

2

1

PARITY

Odd I12 : 0

Even I12 : 1

0

Hi

Hi

Hi

Hi

Hi

Lo

1

Hi

Hi

Hi

Lo

Lo

Hi

2

Hi

Hi

Lo

Hi

Lo

Hi

3

Hi

Hi

Lo

Lo

Hi

Lo

4

Hi

Lo

Hi

Hi

Lo

Hi

5

Hi

Lo

Hi

Lo

Hi

Lo

6

Hi

Lo

Lo

Hi

Hi

Lo

7

Hi

Lo

Lo

Lo

Lo

Hi

8

Lo

Hi

Hi

Hi

Lo

Hi

9

Lo

Hi

Hi

Lo

Hi

Lo

10

Lo

Hi

Lo

Hi

Hi

Lo

11

Lo

Hi

Lo

Lo

Lo

Hi

12

Lo

Lo

Hi

Hi

Hi

Lo

13

Lo

Lo

Hi

Lo

Lo

Hi

14

Lo

Lo

Lo

Hi

Lo

Hi

15

Lo

Lo

Lo

Lo

Hi

Lo

Hi and Lo indicate the voltage level. Parity logic is unchanged. (ITEM 12 = I12; ITEM 14 = I14)

Specifications are subject to change without notice.