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AM6548 датащи(PDF) 68 Page - Texas Instruments |
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68 / 299 page  68 AM6548, AM6528, AM6546 AM6526, AM6527 SPRSP08E – NOVEMBER 2017 – REVISED OCTOBER 2018 www.ti.com Submit Documentation Feedback Product Folder Links: AM6548 AM6528 AM6546 AM6526 AM6527 Terminal Configuration and Functions Copyright © 2017–2018, Texas Instruments Incorporated Table 4-20. DDRSS Signal Mapping (continued) SIGNAL NAME [1] MEMORY TYPE PIN TYPE [3] BALL [4] DDR3L DDR4 LPDDR4(1) DDR_DM2 DM2 DM2_n DMI2 IO D14 DDR_DQ24 DQ24 DQ24 DQ24 IO D15 DDR_DQ25 DQ25 DQ25 DQ25 IO C15 DDR_DQ26 DQ26 DQ26 DQ26 IO E16 DDR_DQ27 DQ27 DQ27 DQ27 IO E15 DDR_DQ28 DQ28 DQ28 DQ28 IO D16 DDR_DQ29 DQ29 DQ29 DQ29 IO B16 DDR_DQ30 DQ30 DQ30 DQ30 IO C16 DDR_DQ31 DQ31 DQ31 DQ31 IO A17 DDR_DM3 DM3 DM3_n DMI3 IO B17 DDR_ECC_D0 DQ32 DQ32 DQ32 IO B19 DDR_ECC_D1 DQ33 DQ33 DQ33 IO B18 DDR_ECC_D2 DQ34 DQ34 DQ34 IO C18 DDR_ECC_D3 DQ35 DQ35 DQ35 IO D18 DDR_ECC_D4 DQ36 DQ36 DQ36 IO E18 DDR_ECC_D5 DQ37 DQ37 DQ37 IO E17 DDR_ECC_D6 DQ38 DQ38 DQ38 IO D17 DDR_ECC_DM DM4 DM4_n DM4 IO C17 DDR_DQS0P DQS0 DQS0_t DQS0 IO D1 DDR_DQS0N DQS0_n DQS0_c DQS0_n IO C1 DDR_DQS1P DQS1 DQS1_t DQS1 IO A5 DDR_DQS1N DQS1_n DQS1_c DQS1_n IO A4 DDR_DQS2P DQS2 DQS2_t DQS2 IO A13 DDR_DQS2N DQS2_n DQS2_c DQS2_n IO A12 DDR_DQS3P DQS3 DQS3_t DQS3 IO A15 DDR_DQS3N DQS3_n DQS3_c DQS3_n IO A16 DDR_ECC_DQSP DQS4 DQS4_t DQS4 IO A19 DDR_ECC_DQSN DQS4_n DQS4_c DQS4_n IO A18 DDR_FS_RESETn FS_RESET_n FS_RESET_n FS_RESET_n IO F16 DDR_RESETn RESET_n RESET_n RESET_n IO A11 DDR_VREF0 VREF0 VREF0 VREF0 A F12 DDR_VREF_ZQ VREF_ZQ VREF_ZQ VREF_ZQ A F15 DDR_VTP VTP VTP VTP A F13 (1) This device cannot support two independent channels. 4.3.9 EQEP 4.3.9.1 MAIN Domain Table 4-21. EQEP0 Signal Descriptions SIGNAL NAME [1] DESCRIPTION [2] PIN TYPE [3] BALL [4] EQEP0_A EQEP Quadrature Input A I AB26 EQEP0_B EQEP Quadrature Input B I AA25 EQEP0_I EQEP Index IO AA28 EQEP0_S EQEP Strobe IO U23 |
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